AMD сообщает детали о K10, новом поколении
процессоров и некоторые данные о серверных
процессорах Shanghai
На пресс-конференции в Мюнхене компания AMD в лице технического директора по продажам и маркетингу Джузеппе Амато (Giuseppe Amato) сообщила некоторые довольно интересные данные о будущих процессорах AMD К10. Да, именно, минуя промежуточный шаг под названием К9, что вызвало довольно живое обсуждение и веселые комментарии* в некоторых форумах Сети.
Встроенный контроллер памяти (integrated memory controller, IMC) в ядре процессоров семейства К10 получит ряд изменений и новые свойства. Использование нескольких ядер и соответствующего BIOS материнских плат даст возможность осуществлять доступ к памяти по 64-бит каналам (72 в случае использования ЕСС). А это означает возможность организовать одновременный доступ к памяти в режиме чтения и записи. В свою очередь, это серьезно увеличивает производительность подсистемы памяти. Новое свойство IMC будет доступно на AM2+ и F+ платах. На "старых" платах AM2 и F сохранится 128-бит двухканальный доступ.
Новый контроллер будет способен также задавать частоту и напряжение для каждого ядра независимо, что обеспечит возможность задавать различные режимы энергосбережения системы. Набор энергосберегающих механизмов, которым будет обладать К10, позволит сохранить термальный пакет 4-ядерных процессоров на уровне 2-ядерных. Также это даст возможность производить разгон ядер процессора независимо от подсистемы памяти.
4-ядерная архитектура AMD К10, как отмечает Амато, имеет важное отличие от текущей 4-ядерной архитектуры Intel — в ряде случаев данные "гуляют" по шине FSB, а в К10 все операции — внутрипроцессорные. Элементы K10 будут унаследованы и в 8-процессорных решениях, хотя г-н Амато и не называл каких-либо временных рамок их появления на рынке, упомянув лишь, что AMD всегда готова ответить соответствующим предложением на требования рынка. 8-ядерные процессоры — дело пока весьма далекого будущего, ожидаемые процессоры Shanghai, например, будут все еще 4-ядерными.
Кэш-память в К10 будет представлена уровнями L1, L2 и L3, где L3 — общая кэш-память для каждого из ядер, а L1, L2 — выделенная.
K10 будет иметь возможность определять частоту для каждого из ядер в отдельности. В поколении К8 (как и в процессорах Intel Core 2) частота задавалась одна и общая — P-state менялись синхронно.
Т.е. в случае задач с интенсивными вычислениями для всех ядер задавалось максимально высокое значение P-state.
Процессоры поколения K10 смогут варьировать частоту ядер. В зависимости от общей нагрузки каждое из ядер будет иметь свою независимую рабочую частоту.
Эта особенность, возможно, будет неоднозначно воспринята энтузиастами-оверклокерами, т.к. вполне вероятно, что разгон такого процессора будет занятием довольно затруднительным.
Как отметил Амато, AMD не поощряет разгон как таковой, но осознает, что существуют пользователи, заинтересованные в нем.
PLL-программирование не будет определяться и в гарантии не будет отказано, если процессор выйдет из строя, что в общем-то маловероятно, т.к. в К10 будут применены новые термосенсоры для улучшения защиты от перегрева.
В конце выступления Джузеппе Амато совсем немного пролил света на Shanghai — наследника Barcelona.
Он будет применяться в серверах и иметь улучшенную 4-ядерную архитектуру.
Будет сохранена совместимость с текущими платформами для Socket F.
По имеющимся у источника данным, Shanghai будет 45-нм 4-ядерным процессором с 6 Мб кэш-памяти L3.
- Подпись автора
Крыша хлопает в ладоши:
"всем спасибо план хороший"
^пиво^^\\|""\\_,_
